pcie-cadence.h 11 KB

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  1. // SPDX-License-Identifier: GPL-2.0
  2. // Copyright (c) 2017 Cadence
  3. // Cadence PCIe controller driver.
  4. // Author: Cyrille Pitchen <cyrille.pitchen@free-electrons.com>
  5. #ifndef _PCIE_CADENCE_H
  6. #define _PCIE_CADENCE_H
  7. #include <linux/kernel.h>
  8. #include <linux/pci.h>
  9. /*
  10. * Local Management Registers
  11. */
  12. #define CDNS_PCIE_LM_BASE 0x00100000
  13. /* Vendor ID Register */
  14. #define CDNS_PCIE_LM_ID (CDNS_PCIE_LM_BASE + 0x0044)
  15. #define CDNS_PCIE_LM_ID_VENDOR_MASK GENMASK(15, 0)
  16. #define CDNS_PCIE_LM_ID_VENDOR_SHIFT 0
  17. #define CDNS_PCIE_LM_ID_VENDOR(vid) \
  18. (((vid) << CDNS_PCIE_LM_ID_VENDOR_SHIFT) & CDNS_PCIE_LM_ID_VENDOR_MASK)
  19. #define CDNS_PCIE_LM_ID_SUBSYS_MASK GENMASK(31, 16)
  20. #define CDNS_PCIE_LM_ID_SUBSYS_SHIFT 16
  21. #define CDNS_PCIE_LM_ID_SUBSYS(sub) \
  22. (((sub) << CDNS_PCIE_LM_ID_SUBSYS_SHIFT) & CDNS_PCIE_LM_ID_SUBSYS_MASK)
  23. /* Root Port Requestor ID Register */
  24. #define CDNS_PCIE_LM_RP_RID (CDNS_PCIE_LM_BASE + 0x0228)
  25. #define CDNS_PCIE_LM_RP_RID_MASK GENMASK(15, 0)
  26. #define CDNS_PCIE_LM_RP_RID_SHIFT 0
  27. #define CDNS_PCIE_LM_RP_RID_(rid) \
  28. (((rid) << CDNS_PCIE_LM_RP_RID_SHIFT) & CDNS_PCIE_LM_RP_RID_MASK)
  29. /* Endpoint Bus and Device Number Register */
  30. #define CDNS_PCIE_LM_EP_ID (CDNS_PCIE_LM_BASE + 0x022c)
  31. #define CDNS_PCIE_LM_EP_ID_DEV_MASK GENMASK(4, 0)
  32. #define CDNS_PCIE_LM_EP_ID_DEV_SHIFT 0
  33. #define CDNS_PCIE_LM_EP_ID_BUS_MASK GENMASK(15, 8)
  34. #define CDNS_PCIE_LM_EP_ID_BUS_SHIFT 8
  35. /* Endpoint Function f BAR b Configuration Registers */
  36. #define CDNS_PCIE_LM_EP_FUNC_BAR_CFG0(fn) \
  37. (CDNS_PCIE_LM_BASE + 0x0240 + (fn) * 0x0008)
  38. #define CDNS_PCIE_LM_EP_FUNC_BAR_CFG1(fn) \
  39. (CDNS_PCIE_LM_BASE + 0x0244 + (fn) * 0x0008)
  40. #define CDNS_PCIE_LM_EP_FUNC_BAR_CFG_BAR_APERTURE_MASK(b) \
  41. (GENMASK(4, 0) << ((b) * 8))
  42. #define CDNS_PCIE_LM_EP_FUNC_BAR_CFG_BAR_APERTURE(b, a) \
  43. (((a) << ((b) * 8)) & CDNS_PCIE_LM_EP_FUNC_BAR_CFG_BAR_APERTURE_MASK(b))
  44. #define CDNS_PCIE_LM_EP_FUNC_BAR_CFG_BAR_CTRL_MASK(b) \
  45. (GENMASK(7, 5) << ((b) * 8))
  46. #define CDNS_PCIE_LM_EP_FUNC_BAR_CFG_BAR_CTRL(b, c) \
  47. (((c) << ((b) * 8 + 5)) & CDNS_PCIE_LM_EP_FUNC_BAR_CFG_BAR_CTRL_MASK(b))
  48. /* Endpoint Function Configuration Register */
  49. #define CDNS_PCIE_LM_EP_FUNC_CFG (CDNS_PCIE_LM_BASE + 0x02c0)
  50. /* Root Complex BAR Configuration Register */
  51. #define CDNS_PCIE_LM_RC_BAR_CFG (CDNS_PCIE_LM_BASE + 0x0300)
  52. #define CDNS_PCIE_LM_RC_BAR_CFG_BAR0_APERTURE_MASK GENMASK(5, 0)
  53. #define CDNS_PCIE_LM_RC_BAR_CFG_BAR0_APERTURE(a) \
  54. (((a) << 0) & CDNS_PCIE_LM_RC_BAR_CFG_BAR0_APERTURE_MASK)
  55. #define CDNS_PCIE_LM_RC_BAR_CFG_BAR0_CTRL_MASK GENMASK(8, 6)
  56. #define CDNS_PCIE_LM_RC_BAR_CFG_BAR0_CTRL(c) \
  57. (((c) << 6) & CDNS_PCIE_LM_RC_BAR_CFG_BAR0_CTRL_MASK)
  58. #define CDNS_PCIE_LM_RC_BAR_CFG_BAR1_APERTURE_MASK GENMASK(13, 9)
  59. #define CDNS_PCIE_LM_RC_BAR_CFG_BAR1_APERTURE(a) \
  60. (((a) << 9) & CDNS_PCIE_LM_RC_BAR_CFG_BAR1_APERTURE_MASK)
  61. #define CDNS_PCIE_LM_RC_BAR_CFG_BAR1_CTRL_MASK GENMASK(16, 14)
  62. #define CDNS_PCIE_LM_RC_BAR_CFG_BAR1_CTRL(c) \
  63. (((c) << 14) & CDNS_PCIE_LM_RC_BAR_CFG_BAR1_CTRL_MASK)
  64. #define CDNS_PCIE_LM_RC_BAR_CFG_PREFETCH_MEM_ENABLE BIT(17)
  65. #define CDNS_PCIE_LM_RC_BAR_CFG_PREFETCH_MEM_32BITS 0
  66. #define CDNS_PCIE_LM_RC_BAR_CFG_PREFETCH_MEM_64BITS BIT(18)
  67. #define CDNS_PCIE_LM_RC_BAR_CFG_IO_ENABLE BIT(19)
  68. #define CDNS_PCIE_LM_RC_BAR_CFG_IO_16BITS 0
  69. #define CDNS_PCIE_LM_RC_BAR_CFG_IO_32BITS BIT(20)
  70. #define CDNS_PCIE_LM_RC_BAR_CFG_CHECK_ENABLE BIT(31)
  71. /* BAR control values applicable to both Endpoint Function and Root Complex */
  72. #define CDNS_PCIE_LM_BAR_CFG_CTRL_DISABLED 0x0
  73. #define CDNS_PCIE_LM_BAR_CFG_CTRL_IO_32BITS 0x1
  74. #define CDNS_PCIE_LM_BAR_CFG_CTRL_MEM_32BITS 0x4
  75. #define CDNS_PCIE_LM_BAR_CFG_CTRL_PREFETCH_MEM_32BITS 0x5
  76. #define CDNS_PCIE_LM_BAR_CFG_CTRL_MEM_64BITS 0x6
  77. #define CDNS_PCIE_LM_BAR_CFG_CTRL_PREFETCH_MEM_64BITS 0x7
  78. /*
  79. * Endpoint Function Registers (PCI configuration space for endpoint functions)
  80. */
  81. #define CDNS_PCIE_EP_FUNC_BASE(fn) (((fn) << 12) & GENMASK(19, 12))
  82. #define CDNS_PCIE_EP_FUNC_MSI_CAP_OFFSET 0x90
  83. /*
  84. * Root Port Registers (PCI configuration space for the root port function)
  85. */
  86. #define CDNS_PCIE_RP_BASE 0x00200000
  87. /*
  88. * Address Translation Registers
  89. */
  90. #define CDNS_PCIE_AT_BASE 0x00400000
  91. /* Region r Outbound AXI to PCIe Address Translation Register 0 */
  92. #define CDNS_PCIE_AT_OB_REGION_PCI_ADDR0(r) \
  93. (CDNS_PCIE_AT_BASE + 0x0000 + ((r) & 0x1f) * 0x0020)
  94. #define CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_NBITS_MASK GENMASK(5, 0)
  95. #define CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_NBITS(nbits) \
  96. (((nbits) - 1) & CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_NBITS_MASK)
  97. #define CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN_MASK GENMASK(19, 12)
  98. #define CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN(devfn) \
  99. (((devfn) << 12) & CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN_MASK)
  100. #define CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_BUS_MASK GENMASK(27, 20)
  101. #define CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_BUS(bus) \
  102. (((bus) << 20) & CDNS_PCIE_AT_OB_REGION_PCI_ADDR0_BUS_MASK)
  103. /* Region r Outbound AXI to PCIe Address Translation Register 1 */
  104. #define CDNS_PCIE_AT_OB_REGION_PCI_ADDR1(r) \
  105. (CDNS_PCIE_AT_BASE + 0x0004 + ((r) & 0x1f) * 0x0020)
  106. /* Region r Outbound PCIe Descriptor Register 0 */
  107. #define CDNS_PCIE_AT_OB_REGION_DESC0(r) \
  108. (CDNS_PCIE_AT_BASE + 0x0008 + ((r) & 0x1f) * 0x0020)
  109. #define CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_MASK GENMASK(3, 0)
  110. #define CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_MEM 0x2
  111. #define CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_IO 0x6
  112. #define CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_CONF_TYPE0 0xa
  113. #define CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_CONF_TYPE1 0xb
  114. #define CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_NORMAL_MSG 0xc
  115. #define CDNS_PCIE_AT_OB_REGION_DESC0_TYPE_VENDOR_MSG 0xd
  116. /* Bit 23 MUST be set in RC mode. */
  117. #define CDNS_PCIE_AT_OB_REGION_DESC0_HARDCODED_RID BIT(23)
  118. #define CDNS_PCIE_AT_OB_REGION_DESC0_DEVFN_MASK GENMASK(31, 24)
  119. #define CDNS_PCIE_AT_OB_REGION_DESC0_DEVFN(devfn) \
  120. (((devfn) << 24) & CDNS_PCIE_AT_OB_REGION_DESC0_DEVFN_MASK)
  121. /* Region r Outbound PCIe Descriptor Register 1 */
  122. #define CDNS_PCIE_AT_OB_REGION_DESC1(r) \
  123. (CDNS_PCIE_AT_BASE + 0x000c + ((r) & 0x1f) * 0x0020)
  124. #define CDNS_PCIE_AT_OB_REGION_DESC1_BUS_MASK GENMASK(7, 0)
  125. #define CDNS_PCIE_AT_OB_REGION_DESC1_BUS(bus) \
  126. ((bus) & CDNS_PCIE_AT_OB_REGION_DESC1_BUS_MASK)
  127. /* Region r AXI Region Base Address Register 0 */
  128. #define CDNS_PCIE_AT_OB_REGION_CPU_ADDR0(r) \
  129. (CDNS_PCIE_AT_BASE + 0x0018 + ((r) & 0x1f) * 0x0020)
  130. #define CDNS_PCIE_AT_OB_REGION_CPU_ADDR0_NBITS_MASK GENMASK(5, 0)
  131. #define CDNS_PCIE_AT_OB_REGION_CPU_ADDR0_NBITS(nbits) \
  132. (((nbits) - 1) & CDNS_PCIE_AT_OB_REGION_CPU_ADDR0_NBITS_MASK)
  133. /* Region r AXI Region Base Address Register 1 */
  134. #define CDNS_PCIE_AT_OB_REGION_CPU_ADDR1(r) \
  135. (CDNS_PCIE_AT_BASE + 0x001c + ((r) & 0x1f) * 0x0020)
  136. /* Root Port BAR Inbound PCIe to AXI Address Translation Register */
  137. #define CDNS_PCIE_AT_IB_RP_BAR_ADDR0(bar) \
  138. (CDNS_PCIE_AT_BASE + 0x0800 + (bar) * 0x0008)
  139. #define CDNS_PCIE_AT_IB_RP_BAR_ADDR0_NBITS_MASK GENMASK(5, 0)
  140. #define CDNS_PCIE_AT_IB_RP_BAR_ADDR0_NBITS(nbits) \
  141. (((nbits) - 1) & CDNS_PCIE_AT_IB_RP_BAR_ADDR0_NBITS_MASK)
  142. #define CDNS_PCIE_AT_IB_RP_BAR_ADDR1(bar) \
  143. (CDNS_PCIE_AT_BASE + 0x0804 + (bar) * 0x0008)
  144. enum cdns_pcie_rp_bar {
  145. RP_BAR0,
  146. RP_BAR1,
  147. RP_NO_BAR
  148. };
  149. /* Endpoint Function BAR Inbound PCIe to AXI Address Translation Register */
  150. #define CDNS_PCIE_AT_IB_EP_FUNC_BAR_ADDR0(fn, bar) \
  151. (CDNS_PCIE_AT_BASE + 0x0840 + (fn) * 0x0040 + (bar) * 0x0008)
  152. #define CDNS_PCIE_AT_IB_EP_FUNC_BAR_ADDR1(fn, bar) \
  153. (CDNS_PCIE_AT_BASE + 0x0844 + (fn) * 0x0040 + (bar) * 0x0008)
  154. /* Normal/Vendor specific message access: offset inside some outbound region */
  155. #define CDNS_PCIE_NORMAL_MSG_ROUTING_MASK GENMASK(7, 5)
  156. #define CDNS_PCIE_NORMAL_MSG_ROUTING(route) \
  157. (((route) << 5) & CDNS_PCIE_NORMAL_MSG_ROUTING_MASK)
  158. #define CDNS_PCIE_NORMAL_MSG_CODE_MASK GENMASK(15, 8)
  159. #define CDNS_PCIE_NORMAL_MSG_CODE(code) \
  160. (((code) << 8) & CDNS_PCIE_NORMAL_MSG_CODE_MASK)
  161. #define CDNS_PCIE_MSG_NO_DATA BIT(16)
  162. enum cdns_pcie_msg_code {
  163. MSG_CODE_ASSERT_INTA = 0x20,
  164. MSG_CODE_ASSERT_INTB = 0x21,
  165. MSG_CODE_ASSERT_INTC = 0x22,
  166. MSG_CODE_ASSERT_INTD = 0x23,
  167. MSG_CODE_DEASSERT_INTA = 0x24,
  168. MSG_CODE_DEASSERT_INTB = 0x25,
  169. MSG_CODE_DEASSERT_INTC = 0x26,
  170. MSG_CODE_DEASSERT_INTD = 0x27,
  171. };
  172. enum cdns_pcie_msg_routing {
  173. /* Route to Root Complex */
  174. MSG_ROUTING_TO_RC,
  175. /* Use Address Routing */
  176. MSG_ROUTING_BY_ADDR,
  177. /* Use ID Routing */
  178. MSG_ROUTING_BY_ID,
  179. /* Route as Broadcast Message from Root Complex */
  180. MSG_ROUTING_BCAST,
  181. /* Local message; terminate at receiver (INTx messages) */
  182. MSG_ROUTING_LOCAL,
  183. /* Gather & route to Root Complex (PME_TO_Ack message) */
  184. MSG_ROUTING_GATHER,
  185. };
  186. /**
  187. * struct cdns_pcie - private data for Cadence PCIe controller drivers
  188. * @reg_base: IO mapped register base
  189. * @mem_res: start/end offsets in the physical system memory to map PCI accesses
  190. * @is_rc: tell whether the PCIe controller mode is Root Complex or Endpoint.
  191. * @bus: In Root Complex mode, the bus number
  192. */
  193. struct cdns_pcie {
  194. void __iomem *reg_base;
  195. struct resource *mem_res;
  196. bool is_rc;
  197. u8 bus;
  198. };
  199. /* Register access */
  200. static inline void cdns_pcie_writeb(struct cdns_pcie *pcie, u32 reg, u8 value)
  201. {
  202. writeb(value, pcie->reg_base + reg);
  203. }
  204. static inline void cdns_pcie_writew(struct cdns_pcie *pcie, u32 reg, u16 value)
  205. {
  206. writew(value, pcie->reg_base + reg);
  207. }
  208. static inline void cdns_pcie_writel(struct cdns_pcie *pcie, u32 reg, u32 value)
  209. {
  210. writel(value, pcie->reg_base + reg);
  211. }
  212. static inline u32 cdns_pcie_readl(struct cdns_pcie *pcie, u32 reg)
  213. {
  214. return readl(pcie->reg_base + reg);
  215. }
  216. /* Root Port register access */
  217. static inline void cdns_pcie_rp_writeb(struct cdns_pcie *pcie,
  218. u32 reg, u8 value)
  219. {
  220. writeb(value, pcie->reg_base + CDNS_PCIE_RP_BASE + reg);
  221. }
  222. static inline void cdns_pcie_rp_writew(struct cdns_pcie *pcie,
  223. u32 reg, u16 value)
  224. {
  225. writew(value, pcie->reg_base + CDNS_PCIE_RP_BASE + reg);
  226. }
  227. /* Endpoint Function register access */
  228. static inline void cdns_pcie_ep_fn_writeb(struct cdns_pcie *pcie, u8 fn,
  229. u32 reg, u8 value)
  230. {
  231. writeb(value, pcie->reg_base + CDNS_PCIE_EP_FUNC_BASE(fn) + reg);
  232. }
  233. static inline void cdns_pcie_ep_fn_writew(struct cdns_pcie *pcie, u8 fn,
  234. u32 reg, u16 value)
  235. {
  236. writew(value, pcie->reg_base + CDNS_PCIE_EP_FUNC_BASE(fn) + reg);
  237. }
  238. static inline void cdns_pcie_ep_fn_writel(struct cdns_pcie *pcie, u8 fn,
  239. u32 reg, u16 value)
  240. {
  241. writel(value, pcie->reg_base + CDNS_PCIE_EP_FUNC_BASE(fn) + reg);
  242. }
  243. static inline u8 cdns_pcie_ep_fn_readb(struct cdns_pcie *pcie, u8 fn, u32 reg)
  244. {
  245. return readb(pcie->reg_base + CDNS_PCIE_EP_FUNC_BASE(fn) + reg);
  246. }
  247. static inline u16 cdns_pcie_ep_fn_readw(struct cdns_pcie *pcie, u8 fn, u32 reg)
  248. {
  249. return readw(pcie->reg_base + CDNS_PCIE_EP_FUNC_BASE(fn) + reg);
  250. }
  251. static inline u32 cdns_pcie_ep_fn_readl(struct cdns_pcie *pcie, u8 fn, u32 reg)
  252. {
  253. return readl(pcie->reg_base + CDNS_PCIE_EP_FUNC_BASE(fn) + reg);
  254. }
  255. void cdns_pcie_set_outbound_region(struct cdns_pcie *pcie, u8 fn,
  256. u32 r, bool is_io,
  257. u64 cpu_addr, u64 pci_addr, size_t size);
  258. void cdns_pcie_set_outbound_region_for_normal_msg(struct cdns_pcie *pcie, u8 fn,
  259. u32 r, u64 cpu_addr);
  260. void cdns_pcie_reset_outbound_region(struct cdns_pcie *pcie, u32 r);
  261. #endif /* _PCIE_CADENCE_H */