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@@ -73,15 +73,19 @@ nvbios_volt_parse(struct nvkm_bios *bios, u8 *ver, u8 *hdr, u8 *cnt, u8 *len,
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memset(info, 0x00, sizeof(*info));
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switch (!!volt * *ver) {
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case 0x12:
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+ info->type = NVBIOS_VOLT_GPIO;
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info->vidmask = nvbios_rd08(bios, volt + 0x04);
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break;
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case 0x20:
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+ info->type = NVBIOS_VOLT_GPIO;
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info->vidmask = nvbios_rd08(bios, volt + 0x05);
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break;
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case 0x30:
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+ info->type = NVBIOS_VOLT_GPIO;
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info->vidmask = nvbios_rd08(bios, volt + 0x04);
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break;
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case 0x40:
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+ info->type = NVBIOS_VOLT_GPIO;
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info->base = nvbios_rd32(bios, volt + 0x04);
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info->step = nvbios_rd16(bios, volt + 0x08);
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info->vidmask = nvbios_rd08(bios, volt + 0x0b);
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@@ -90,11 +94,20 @@ nvbios_volt_parse(struct nvkm_bios *bios, u8 *ver, u8 *hdr, u8 *cnt, u8 *len,
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info->max = info->base;
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break;
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case 0x50:
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- info->vidmask = nvbios_rd08(bios, volt + 0x06);
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info->min = nvbios_rd32(bios, volt + 0x0a);
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info->max = nvbios_rd32(bios, volt + 0x0e);
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info->base = nvbios_rd32(bios, volt + 0x12) & 0x00ffffff;
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- info->step = nvbios_rd16(bios, volt + 0x16);
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+
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+ /* offset 4 seems to be a flag byte */
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+ if (nvbios_rd32(bios, volt + 0x4) & 1) {
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+ info->type = NVBIOS_VOLT_PWM;
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+ info->pwm_freq = nvbios_rd32(bios, volt + 0x5) / 1000;
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+ info->pwm_range = nvbios_rd32(bios, volt + 0x16);
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+ } else {
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+ info->type = NVBIOS_VOLT_GPIO;
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|
+ info->vidmask = nvbios_rd08(bios, volt + 0x06);
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|
+ info->step = nvbios_rd16(bios, volt + 0x16);
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+ }
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break;
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}
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return volt;
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